|
Аннотация.
В статье рассмотрена задача формирования тестовой последовательности, обеспечивающей максимальную переключательную активность для всех блоков процессора. Предложена математическая модель максимизации целевой функции переключательной активности с использованием генетического алгоритма, для параллельного запуска которого рассмотрена модифицированная архитектура островной модели на основе клеточного автомата. Теоретически обоснована реализация операторов скрещивания, мутации и миграции. При помощи алгоритма сформирована тестовая последовательность для разрабатываемого VLIW DSP процессора с RISC архитектурой.
Ключевые слова:
верификация вычислительных ядер, процессоры, энергопотребление, генетический алгоритм, клеточные автоматы, параллельные алгоритмы.
DOI 10.14357/20718632200309
Стр. 94-100. Литература
1. Ajay M. Joshi, Lieven Eeckhout, Lizy K. John, Ciji IsenCiji Isen, Automated Microprocessor Stressmark Generation, Conference: High Performance Computer Architecture, 2008. HPCA 2008. IEEE 14th International Symposium. 2. Formal Verification of Floating-Point RTL at AMD Using the ACL2 Theorem Prover David M. Russinoff. 3. Y. Kim and L. K. John, Automated di/dt stressmark generation for microprocessor power delivery networks, IEEE/ACM International Symposium on Low Power Electronics and Design, Fukuoka, 2011, pp. 253-258, doi: 10.1109/ISLPED.2011.5993645. 4. Alexandre Otto Strube, Dolores Rexachs, Emilio Luque, Software Probes: A Method for Quickly Characterizing Applications Performance on Heterogeneous Environments, Parallel Processing Workshops 2009. ICPPW '09. International Conference on, pp. 262-269, 2009. 5. Principles of Verifiable RTL Design: A functional coding style supporting verification processes in Verilog Hardcover, Springer – May 31, 2001. 6. Камкин А., Коцыняк А., Смолов С., Татарников А., Чупилко М., Сортов А., Средства функциональной верификации микропроцессоров // Труды Института системного программирования РАН, 2014, Т. 26, № 1, C. 149–206. 7. Garashchenko A., Nikolaev A., Putrya F., Sardaryan S., System of combined specialized test generators for a new generation of VLIW DSP processors with Elcore50 architecture // Problems of developing promising micro- and nanoelectronic systems. 2018. №2. C. 9–15. 8. Putrya F., The use of random program generators and random background effects in the functional verification of multicore systems on a chip // Computer-aided design of discrete systems. 2010, C. 234 –241. 9. Gagarina L., Garashchenko A., Shiryaev A., Fedorov A. Dorogova E., An approach to automatic test generation for verification of microprocessor cores // Young Researchers in Electrical and Electronic Engineering (EIConRus), 2018, C. 1490–1491. 10. Shamsul Alam S., Performance Analysis of LT Codec Architecture Using Different Processor Templates // International Journal of Information Technology and Computer Science(IJITCS), 2019, №.8, С.41–48. 11. Kamath A., Automatic Verification of Microprocessor designs using Random Simulation // Computer Science, 2012, C 1–5. 12. Lagoon V, Constraint-Based Test Generation // Cadence, 2012, C. 1. 13. Litterick M., Harnisch M., Advanced UVM Register Modeling // Cadence, 2012, C. 1. 14. Ершов Н.М., Н.Н. Попова, Естественные модели параллельных вычислений // Компьютерные исследования и моделирование. 2015, Т. 7, №3, С. 81–785.
|
