ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ И ПРОГРАММНОЕ ОБЕСПЕЧЕНИЕ
М.С. Ладнушкин "Аппаратно программные средства тестирования и отладки КМОП цифровых СБИС по интерфейсу JTAG"
МАТЕМАТИЧЕСКОЕ МОДЕЛИРОВАНИЕ И УПРАВЛЕНИЕ
ПАРАЛЛЕЛЬНЫЕ ВЫЧИСЛЕНИЯ
ИМИТАЦИОННОЕ МОДЕЛИРОВАНИЕ
МЕТОДЫ ОБРАБОТКИ ИЗОБРАЖЕНИЙ
М.С. Ладнушкин "Аппаратно программные средства тестирования и отладки КМОП цифровых СБИС по интерфейсу JTAG"

Аннотация.

Предложена аппаратно-программная система тестирования и отладки СБИС на основе технологии сканирования для микропроцессоров типа СнК, позволяющая в 2 раза сократить площадь тестовой логики, ограничившись 0,1% относительно исходного проекта. Обоснованы схемотехнические решения при построении архитектуры встроенной системы отладки по критериям занимаемой площади и отладочного события.

Ключевые слова:

отладка СБИС, JTAG, скан-технология.

Стр. 22-27.

M.S. Ladnushkin

"Embedded test and debug system with JTAG interface for CMOS digital IC"

Proposed test and debug system based on scan technology for CMOS digital IC. Designed debug system makes a “snapshot” of logic states of all triggers in VLSI and provides transfer of test data to tester by JTAG. Proposed debug structure is low-area (0.2% overhead) which is 0.1% lower than compared system.

Keywords: VLSI debug, JTAG, design-for-debug.

REFERENCES

1. Stollon N. On-Chip Instrumentation: Design and Debug for Systems on Chip. New York: Springer, 2011. 49-52 p.
2. Ladnushkin M.S. Universalnaya sistema otladki SBIS po interfeysu JTAG na osnove skan-tekhnologii // Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem – 2014. Sbornik trudov / pod obshch. red. akademika RAN A.L. Stempkovskogo. M.: IPPM RAN, 2014. C. 255-258.
3. Lha N., Gupta S. Testing of Digital Systems. New York: Cambridge University Press, 2003. P. 560-566.
4. Ladnushkin M.S. Metodika vstroennogo testirovaniya submikronnykh tsifrovykh KMOP SBIS // Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem – 2012. Sbornik trudov / pod obshch. red. akademika RAN A.L. Stempkovskogo. – M.: IPPM RAN, 2012. S. 485-488.
5. DFT Compiler User Guide 2012. URL: https://solvnet.synopsys.com (data obrashcheniya: 20.01.2014)
6. Opadchiy Yu.F. Analogovaya i tsifrovaya elektronika: Uchebnik dlya vuzov. M.: Goryachaya Liniya – Telekom, 2002. S. 572-574.
7. IEEE Std 1149.1-2001 URL: http://fiona.dmcs.pl/~cmaj/JTAG/JTAG_IEEE-Std- 1149.1-2001.pdf (data obrashcheniya: 20.01.2014)
8. Krynitskiy A.V., Yevlampiev B.Ye. Skhema pereklyucheniya taktovykh signalov SBIS // Elektronika, mikro-i nanoelektronika. Sb. nauchnykh trudov. – M.: NIYaU MIFI, 2011. S. 242-245.
9. Goel S. K., Vermeulen B. Data Invalidation Analysis for Scan-Based Debug on Multiple-Clock System Chips // Journal of Electronic Testing: Theory and Applications. 2003. V. 19. № 1. P. 407-416.
10. Vermeulen B., Oostdijk S., Bouwman F. Test and Debug Strategy of the PNX8525 NexperiaTM Digital Video Platform
System Chip // IEEE International Test Conference (ITC). - October 2001. – P. 121-130.
11. Rootselaar G. J. V., Vermeulen B. Silicon Debug: Scan Chains Alone Are Not Enough // IEEE International Test Conference (ITC). - September 1999. – P. 892-902.
 

 

2017 / 01
2016 / 04
2016 / 03
2016 / 02

© ФИЦ ИУ РАН 2008-2016. Создание сайта "РосИнтернет технологии".