ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ И ПРОГРАММНОЕ ОБЕСПЕЧЕНИЕ
О.В. Мамутова "Аналитические модели надежности кэш-памяти"
МАТЕМАТИЧЕСКОЕ МОДЕЛИРОВАНИЕ И УПРАВЛЕНИЕ
ПАРАЛЛЕЛЬНЫЕ ВЫЧИСЛЕНИЯ
ИМИТАЦИОННОЕ МОДЕЛИРОВАНИЕ
МЕТОДЫ ОБРАБОТКИ ИЗОБРАЖЕНИЙ
О.В. Мамутова "Аналитические модели надежности кэш-памяти"

Аннотация.

Кэш-память процессорной системы уязвима к одиночным сбоям в условиях воздействия ионизирующего излучения. На этапе разработки архитектуры системы необходимо проводить сравнительный анализ различных конфигураций кэш-памяти. В качестве средства для быстрого получения подобных оценок предложена аналитическая модель, описывающая ход вычислительного процесса с помощью модели независимых обращений. Рассмотрены случаи кэш-памяти, не реализующей мер повышения надежности, кэш-памяти с помехоустойчивым кодированием без и с исправлением обнаруженной ошибки, а также кэш-памяти с просеиванием. Определен показатель уязвимости как критерий оценки надежности процессорной системы в присутствии ошибок. Проведенный анализ подтвердил, что существующие для кэш-памяти эффекты самовосстановления не способны обеспечить необходимый уровень маскирования ошибок и требуется использование дополнительных мер повышения надежности. В целом, предложенный подход к аналитической оценке надежности позволяет провести более детальный анализ по сравнению с традиционными подходами статистического моделирования.

Ключевые слова:

надежность, процессор, кэш-память, одиночный сбой, аналитическая модель, вычислительная нагрузка, уязвимость, просеивание, помехоустойчивое кодирование, размер памяти, ошибка, исправление, маскирование.

Стр. 13-21.

O.V. Mamoutova

"Analytical models of reliability of cache memory"

Cache memory of a processor system is highly prone to transient faults caused by radiation environment. Occurring soft errors can jeopardize the workload execution and can lead to a failure of the system. Hence the reliability analysis of preferable cache configuration is a necessary step during the design of the system. Analytical models, which use independent reference model to describe a workload, are presented as a tool for fast estimation of reliability. Models cover cases of cache without any reliability improvements, cache with error correcting codes with and without error recovery, and cache with scrubbing. A vulnerability factor is defined as a measure of reliability. Input data for the models are cache size, block length, write operation rate, miss rate distribution, error occurrence rate, and memory hierarchy access time. Conducted analysis confirmed, that self-recovery effects in cache memory can not provide enough reliability and should be complemented with additional reliability improvement. Also, it is shown, that in most cases the value of vulnerability factor does not depend on observation period of analysis, but only on the size of cache memory. As a whole, presented analytical approach allows to get a detailed analysis of reliability opposed to traditional statistical modeling.

Keywords: reliability, processor, cache, SEU, analytical model, workload, vulnerability, scrubbing, ECC, cache size, error, recovery, masking.

REFERENCES

1. Faure F., Velazko R., Violante M., Rebaudengo M., Reorda M.S. Impact of data cache memory on the Single Event upset-induced error rate in microprocessors // IEEE transactions on nuclear science, Vol. 50, No. 6, December 2003 — IEEE, 2003. — Pp. 2101-2106.
2. Garcia-Valderas M., Portela-Garcia M., Lopez-Ongil C., Entrena L. In-depth analysis of digital circuits against soft errors for selective hardening // 15th IEEE International On-Line Testing Symposium IOLTS 2009 — IEEE, 2009. — Pp. 144-149.
3. Rebaudengo M. An accurate analysis of the effects of soft errors in the instruction and data caches of a pipelined microprocessor // Design, automation and test in Europe conference and exhibition, 2003 — Washington, DC, USA: IEEE Computer society, 2003. — Pp. 602-607.
4. Li X., Adve S.V., Bose P., Rivers J.A. Online Estimation of Architectural Vulnerability Factor for Soft Errors //ISCA '08 Proceedings of the 35th Annual International Symposium on Computer Architecture — Washington, DC: IEEE Computer Society, 2008. — Pp. 341-352.
5. Beltrame G., Bolchini C., Fossati L., Miele A., Sciuto D. A framework for reliability assessment and enhancement in multi-processor Systems-on-Chip // 22nd IEEE international symposium on defect and fault tolerance in VLSI systems — IEEE Computer society, 2007. — Pp. 132-140.
6. Fricker C., Robert F. An Analytical cache model, Research Report RR-1496, INRIA Rocquencourt, France, 1991. — 28 p.
7. Agarwal A., Hennessy J., Horowitz M. An Analytical Cache Model // ACM Transactions on Computer Systems, Vol. 7, No. 2, 1989. — Pp. 184-215.
8. Melekhin V.F., Pavlovskiy Ye.G. Vychislitelnye mashiny. — M.: Izdatelskiy tsentr "Akademiya", 2013.— 384 s.
9. Hartstein A., Srinivasan V., Puzak T.R., Emma P.G. On the Nature of Cache Miss Behavior: Is it √2 ? // Journal of Instruction-Level Parallelism, No. 10, 2008. — Pp. 1-22.
10. Novac O., Vlădutiu M., Vari Kakas St., Novac M., Gordan M. A Comparative Study of Simulation Program for Cache Memory Performance Assessment // Journal of Computer Science and Control Systems, Vol. 2, Iss. 2 — Oradea, Romania: Editura Universitatii din Oradea, 2009. — Pp. 39-42.
11. Isen C., John L.K., John E. A Tale of Two Processors: Revisiting the RISC-CISC Debate. In Computer Performance Evaluation and Benchmarking, Lecture Notes in Computer Science, Volume 5419, 2009. — Pp. 57-76.
12. Li J.-F., Huang Y.-J. An Error Detection and Correction Scheme for RAMs with Partial-Write Function // IEEE International
Workshop on Memory Technology, Design, and Testing (MTDT’05) 2005. — Pp. 115–120.
 

 

2017 / 03
2017 / 02
2017 / 01
2016 / 04

© ФИЦ ИУ РАН 2008-2016. Создание сайта "РосИнтернет технологии".