Аннотация.

В данной работе исследуется метод сокращения времени тестирования неисправностей цифровой СБИС за счёт дублирования отдельных функциональных триггеров. Сокращение времени тестирования обусловлено увеличением тестируемости сигналов, а также снижением взаимных конфликтов неисправностей в логических путях СБИС. Предложен алгоритм отбора триггеров для дублирования на основе поиска логических путей с наибольшим числом источников сигналов, который был использован при проектировании встроенных средств тестирования ряда заказных блоков и систем-на-кристалле. Результаты показали снижение времени тестирования в среднем на 14,4% при аппаратурных затратах, не превышающих 1,2% общей площади СБИС.

Ключевые слова:

тестирование, отбраковка микросхем, дублирования триггеров, компрессия тестовых сигналов, моделирование.

Стр. 42-51.

DOI 10.14357/20718632180304

 Полная версия статьи в формате pdf.

Литература

1. Abramovici M., Breuer M. A. and Friedman A.D. Digital Systems Testing and Testable Design, Computer Science Press, 1990. 364-366 p.
2. Touba N. A. Survey of test vector compression techniques //IEEE Design & Test of Computers. July-August 2006. Vol. 23. №4. P. 294–303.
3. Kapur R., Historical perspective on scan compression // IEEE Design & Test of Computers. March-April 2008. Vol. 25. №2. P. 114-120.
4. Hapke F., Redemund W., Glowatz A., Rajski J., Reese M., Hustava M., Keim M., Schloeffel J., Fast A. Cell-Aware Test // IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. Sep. 2014. Vol. 33. №9. P. 1396-1409.
5. Acero C., Feltham D., Hapke F., Moghaddam E., Mukherjee N., Neerkundar V., Patyra M., Rajski J., Tyszer J., Zawada J. Embedded deterministic test points for compact cell-aware tests // Test Conf ITC 2015 IEEE Int. Oct. 2015. P. 1-8.
6. Savir J. Good Controllability and Observability Do Not Guarantee Good Testability // IEEE Transactions on Computers. 1983. V. 32. №12. P.1198-1200.
7. Robert M.W., Lala P. K. Algorithm to Detect Reconvergent Fanout in Logic Circuits // IEEE Proceedings. 1987. Vol.134. №2. P.105-111.
8. Xu S., Edirisuriya E. A new way of detecting reconvergent fanout branch pairs in logic circuits // Asian Test Symposium (ATS'04). 2004. P. 354-357.
9. Pomeranz I., Reddy S.M. Test-point insertion to enhance test compaction for scan designs // Proc. ICDSN. 2000. P. 375-381.
10. Geuzebroek M.J., Linden J.T., Goor A.J. Test point insertion that facilitates ATPG in reducing test time and data volume // Proc. ITC. 2002. P. 138-147.
11. Kumar A., Rajski J., Reddy S.M., Rinderknecht T. On the Generation of Compact Deterministic Test Set for BIST Ready Designs // Asian Test Symposium. 2013. P. 201-206.
12. Acero C., Feltham D., Liu Y., Moghaddam E., Mukherjee N., Patyra M., Rajski J., Reddy S.M., Tyszer J., Zawada J. Embedded deterministic test points // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2017. P. 1-13.
13. Ren H., Kusko M., Kravets V., Yaari R. Low cost test point insertion without using extra registers for high performance
design // Proc. ITC. 2009. P. 1-8.
14. Yang J., Touba N. A., Nadeau-Dostie B. Test Point Insertion with Control Points Driven by Existing Functional Flip-Flops // IEEE Transactions on Computers. 2012. V. 61. P. 1473-1483.
15. Srivastava A., Kastner R., Sarrafzadeh M. Timing driven gate duplication: Complexity issues and algorithms // Proc. ICCAD. 2000. P. 447-450.
16. Goessel M., Singh A., Sogomonyan E. Scan-path with directly duplicated and inverted duplicated registers // Proceedings
20th IEEE VLSI Test Symposium. 2002. P. 47-52.
17. Savir J. Syndrome-testable design of combinational circuits // IEEE Transactions on Computers, 1980. V.29. P. 442-451.
18. Liu Y., Moghaddam E., Mukherjee N., Reddy S. M., Rajski J., Tyszer J. Minimal area test points for deterministic patterns // Proc. ITC. Nov. 2016. P. 1-7
19. Ладнушкин М.С. Снижение аппаратурных затрат и увеличение коэффициента компрессии средств тестирования константных неисправностей КМОП цифровых СБИС // VII Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем – 2016». Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Ч.2, С. 68-75.
20. Acero C., Feltham D., Patyra M. et al. On new test points for compact cell-aware tests // IEEE Des. Test. Dec. 2016. Vol. 33 №6. P. 7-14.
21. Wohl P., Waicukauski J.A., Ramnath S. Fully X-Tolerant Combinational Scan Compression // International Test Conference. 2007. P. 1-10.